1st - Cut Work Good CP/FT Yield
Mass Production
Chip
Implementation
Low
Power Solution
Design
For Test (DFT)
40nm/65nm
IP
and TK Solution
Power/Signal
Integrity
¡EDynamic IR-aware APR and signoff
¡EDecap insertion and optimization
¡ESignal EM, SI prevention & fixing flow
Si-Simulation
Correlation
Timing
Closure
¡EPhysical/RTL Prototyping
¡EHierarchical Physical Design Flow
¡ESI/IR Timing, MM-MC Closure Flow
¡EGUC design kits
¡EPower aware DFT, BIST, JTAG
¡EAC scan, scan compression
¡EMemory repair
¡ELogic BIST
Yield Improvement
¡EIn house testers for prototype testing
¡ESi-simulation correlation(AC/DC/power......)
¡ECost effective test solution
¡ESign-off criteria vs. design margin vs. yield
¡EMulti-VT/MSV/PSO/MTCMOS/DVFS
¡ELow power CTS
¡EPower Mode/Domain Verification
DFM/DFY
¡ECAA/VCMP/LPC Analysis Flow
¡ERedundant via/Dummy Metal Fill
¡EYield trend analysis
Special
Flow
¡EHigh speed interface simulation
¡EDesign quality check (internal flow)
¡EIP QA (GUC9000)
¡EMulti-power and ESD review
¡ESIP design and testing
¡ETape-out check list